解决方案
在VeriStand 2023 Q2版本中，为了提升VeriStand Engine的性能，PCL DAQ timing source的默认设置已更改为“Signal From Task(Sample Complete)”。此默认设置适用于将timing source设置为“Automatic Timing”或“DAQ Timing”的新项目。如果System Explorer中至少有一个DAQ设备支持AI硬件定时单点 (HWSTP)，VeriStand将自动使用“DAQ Timing”作为PCL的定时源。
在此设置中，所有数据采集设备均支持AI HWSTP，尽管已选择6345作为机箱主同步设备，但VeriStand Engine内部可能会选择6225或6375作为PCL的定时源。正是这种内部选择导致了错误。
要解决此问题，请手动将PCL timing source设置为“DAQ Timing” ，并选择6345设备作为Master DAQ device（与用于机箱同步的设备相同）。
