DStarB / DStarC を使用する場合
PXIe‑6674T Timing & Synchronization Module を使用している場合、DStarB, DStarCのラインを用いて、Routing CLIP を使用せずにトリガやクロック信号をバックプレーン経由で送信できます。これらは FPGA I/O として直接使用可能です。
使用するサンプルプロジェクト
本記事では、以下のテンプレートを使用しています。
NI Example Finder
Hardware Input and Output > FlexRIO > Integrated IO > Getting Started > Getting Started FlexRIO Integrated IO.vi > High-speed Serial > PXIe-659X (KU0X0 - CLIP Template.
このサンプルには必要な以下の要素が事前に設定されています。
- FPGA ターゲット
- FPGA I/O ノード定義
- Socketed CLIP 設定
最初は必ず提供されているサンプルから開始することを強く推奨します。
Routing CLIP を使用する際の重要な注意点
1) FPGA 側（送信側）
- トリガパルスを生成し、Routing Source I/O に接続
- ソース番号はどれを使っても構いません（例：Source1）
2) FPGA 側（受信側）
- Routing Destination I/O を配置して信号を読み出す（例：Destination1）
この時点では どの PXI Trigラインに割り当てられているかは未確定 です。
3) Host 側でのルーティング設定
Host VI 側で NI‑FlexRIO Route Signals VI を使用します。
例：送信元: /PXI1Slot2/Source1, 受信先: /PXI1Slot3/Destination1
ドライバは次の処理を自動で行います。
- 使用可能な PXI トリガラインを自動選択
- 送信側の Routing CLIP を Source → PXI_Trig に設定
- 受信側の Routing CLIP を PXI_Trig → Destination に設定
使用されるトリガラインは、他の設定状況に依存するため 固定されません。
特定の PXI_Trig ラインを指定する場合
特定の PXI Trigライン（例：PXI_Trig0）に出力したい場合は、
- FPGA 側：通常通り Source I/O に接続
- Host 側：Destination に PXI_TrigX を指定
例:
Source：/PXI1Slot2/Source1
Destination：PXI_Trig0
この設定により、指定したトリガラインに強制的に出力されます。
必要な環境
ハードウェア
- PXIe‑6593 または PXIe‑6594
- （任意）PXIe‑6674T Timing & Synchronization Module
ソフトウェア
前提知識
- LabVIEW FPGA 基礎知識
- DStarB / DStarC の設定方法理解
DStar ラインを FPGA I/O として追加する手順
- LabVIEW プロジェクトで FPGA Target を右クリック
- New → FPGA I/O
- PXI 項目から：
- PXIe_DStarB
- PXIe_DStarC（必要に応じて） - 青い矢印で追加
- OK をクリック
これで DStar ラインが FPGA I/O として使用可能になります。
Routing CLIP の設定手順まとめ
FPGA（送信側）
- Routing → Source1 を FPGA I/O ノードとして配置
Host VI
- NI‑FlexRIO Route Signals VI を配置
- Source：送信モジュール + Source 番号
- Destination：受信モジュール + Destination 番号
または PXI_TrigX
FPGA（受信側）
- Routing → Destination1 を FPGA I/O ノードとして配置
Routing CLIP を使用して PXIe‑6593 から特定の PXI_Trig ラインへトリガ信号を送信する設定
FPGA 側の設定（送信側）
ターゲット配下にある FPGA VI のブロックダイアグラムを開き、Routing Source 用の FPGA I/O ノードを配置します。Routing Source I/O ノードは、以下のいずれかの方法で配置できます。
- LabVIEW プロジェクトツリーの Routing CLIP 配下から Source I/O ノードをドラッグ＆ドロップする
- 関数パレットから FPGA I/O ノードを配置し、要素をRouting ＞ Source1 に変更する
Host 側の設定
Host VI のブロックダイアグラムを開き、NI‑FlexRIO Route Signals VI を配置します。
- Source には、信号を出力するモジュールのリソース名を指定します
- Destination には、出力先としたい 特定の PXI_Trig ライン（例：PXI_Trig0）を指定します
Routing Source FPGA I/O ノードのデータ型について
Routing／Source FPGA I/O ノードの 入力および出力データ型は Boolean です。
- TRUE ：トリガ High
- FALSE：トリガ Low
この Boolean 信号によって、PXIe‑6593/PXIe‑6594 からPXI_Trigラインへ出力されるトリガパルスの High / Low が制御されます。