USRP RIO에서 FPGA 및 ADC 클록을 생성하기 위해 어떤 신호가 소스로 사용됩니까?

업데이트 됨 Oct 30, 2019

해당 제품

하드웨어

  • USRP Software Defined Radio Reconfigurable Device

문의사항

USRP RIO에서 FPGA 및 ADC 클록을 생성하기 위해 어떤 신호가 소스로 사용됩니까? 클럭 속도를 변경하거나 다른 외부 클럭을 사용하여 FPGA 또는 ADC를 구동 할 수 있습니까?

해결책

USRP RIO에는 FPGA 클록과 ADC/DAC 클록의 두 가지 주요 클록이 사용됩니다. 두 클럭은 독립적으로 작동하지만 모두 동일한 오실레이터에서 파생되므로 클럭 신호는 기본적으로 동기화됩니다.

FPGA 구동을 위한 클록은 기본 클록으로 40 MHz이며, 이 클록을 사용하여 다른 주파수로 클록을 생성 할 수 있습니다. 반면, ADC/DAC를 구동하기 위한 클럭은 USRP 유형에 따라 달라지며 클럭 속도는 최대 값으로 고정되어 있습니다.

NI USRP RIO 제품의 경우, 일반적으로 120MHz 또는 200MHz로 설정되며 이 값을 변경할 수 없습니다. 이 클럭은 최상위 FPGA VI에서 데이터 클럭(Data Clock)으로 표시됩니다. 이 클럭 속도는 사용자가 호스트 측에서 변경할 수있는 IQ 신호 스트리밍 속도 (IQ Rate)와는 다릅니다. IQ 속도는 FPGA에서 DSP 를 통해, ADC/DAC 샘플링 속도와 맞게 Interpolation/Decimation 이 수행됩니다.

클록 신호의 소스로 내부 기준 신호가 아닌 외부 10MHz 참조 클럭(Reference Clock)이 수신되면 오실레이터는 이 신호와 함께 위상 동기 (PLL) 됩니다. 따라서 USRP 뒷면의 REF IN / OUT을 사용하여 여러 USRP 를 동기화 할 수 있습니다.

추가 정보

10MHz 참조 클럭 (Reference Clock) 은 USRP에서 반송파 신호를 생성하는 데 사용되는 국부 발진기 (LO)의 주파수를 잠그는 (Lock) 데에도 사용됩니다.