Xilinx Compilation Tool for Vivado 2015.4 에 의한 VHDL의 잘못된 합성

업데이트 됨 Jan 26, 2021

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  • FPGA Xilinx Compilation Tools

문의사항

별도로 구현된 VHDL을 LabVIEW 2016 FPGA 디자인으로 가져오려 합니다. 하드웨어 검증 테스트 중에 케이스 문 하나가 실행되지 않는 것을 발견했습니다. 그러나 컴파일 도중에 에러는 없었습니다. 이 구문이 최종 디자인에서 구현되지 않는 이유는 무엇입니까?

해결책

이 문제는 LabVIEW 2016 FPGA Module에 포함된 Xilinx Compilation Tool for Vivado 2015.4에서만 발생합니다. 합성 중에 Vivado 2015.4는 외부 VHDL 코드에 있는 if not (variableX = variableY)와 같은 문장을 올바르지 않게 최적화할 수 있습니다. 이로 인해 FPGA 하드웨어에서 올바르게 실행이 되지 않을 수 있습니다. 

이 문제를 해결하려면 VHDL 코드에서 위와 같은 문을 if variableX /= variableY then 와 같은 형태로 변경하십시오. 그리고 난 후 업데이트된 파일을 LabVIEW FPGA 코드에 추가하고 재컴파일하십시오.  

관련 링크

LabVIEW 2016 FPGA Module Known Issues

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