解決策
位相同期回路 (PLL: Phase-locked loop)
位相同期回路（PLL）は、回路基板がオンボードクロックの位相を外部タイミング信号と同期させるように設計されたフィードバック回路です。PLL回路は、外部信号の位相を電圧制御水晶発振器（VCXO: Voltage-Controled Crystal Oscillator）によって生成されるクロック信号の位相と比較することによって動作します。次に、回路は、基準信号の位相に一致するように発振器のクロック信号の位相を調整します。 これにより、元の基準信号と新しい信号が正確に同期されます。
上記の説明を図解したものは、Xシリーズユーザマニュアルにある下記の図1です。
図1. Xシリーズ タイミングソース
このブロック図は、PLLを使用してXシリーズDAQデバイスで残りのタイミング信号を派生する方法を示しています。図2に、MシリーズDAQデバイスで使用されるPLLのブロック図を示します。
図2. PLLのブロック図
ハードウェア接続
PLLを介して複数デバイス間のサンプルクロックを同期させるために必要な実際のプログラミング手法は、使用されているハードウェアのタイプによって異なります。PCIベースの製品（XシリーズPCI DAQボード、PCIデジタイザなど）では、RTSI（Real Time System Integration）タイミングおよびRTSIケーブルで接続されたトリガラインを介して信号を共有することにより、すべての同期が行われます。このシナリオでは、1つのボードがマスタとして動作し、内部クロックをRTSIラインを介してスレーブボードにエクスポートします。
PXIベースの製品では、PCIカードと同じ方法を適用できますが、PLLの同期は、シャーシのバックプレーンに内蔵されているPXIシャーシの10MHzクロックに各ボードのクロックを同期させ、 PXIトリガラインからアクセスできます。PLLに関する計測器固有の情報については、関連リンクを参照してください。